臺積電規劃1.5nm到0.1nm工藝沖擊晶體管數量極限

在本月舉行的IEDM 2023會議上，臺積電制定了一個包含1萬億個晶體管的芯片封裝路線圖。這一計劃與英特爾去年透露的規劃相似。然而，需要注意的是，這個數字來自單個芯片封裝上的3D封裝小芯片集合。

雖然如此，臺積電也在致力于開發單個芯片上擁有2000億晶體管的處理能力。為了實現這一目標，該公司重申正在致力于2nm級別的N2和N2P制造工藝，以及1.4nm級別的A14和1nm級別的A10制造工藝。預計這些技術將于2030年左右完成。

除了晶圓片方面的研發外，臺積電還預計封裝技術（如CoWoS、InFO、SoIC等）將不斷進步，使其能夠在2030年左右構建出能夠集成超過1萬億個晶體管的多芯片解決方案。

此外，在IEDM 2023會議上，臺積電還透露了1.4nm級別的工藝制程研發已經全面展開，并且重新確認了2nm級別的制程將于2025年開始量產的計劃。